你是不是错误提示：Error (10200): Verilog HDL Conditional St
你这是非常典型的新手错误，在ISE下的错误说明为：Multi-source in Unit <
你找找这个 模块调用的时候 有没有定义位宽不匹配的？？ 就是在你调用的这个模块里 有的位宽超出
module count10 count10 m0(light_out,reset,clk);
这种写法完全就是业余写法么，你们verilog是怎么教的，或者说你有VHDL的经验，从VHDL转过来
呵呵 object "count_clr" on left-hand side
endmodule后面的分号去掉 。 格式风格不太好，把每个begin和每个end对应上，这样方便
data_out<={data[0],data[1],data[2],data[3],data
HDL是硬件描述语言（主要用到的是verilog和VHDL两种），用来对FPGA进行逻辑设计，学习H
不同。$random会返回一个integer类型即整型，就是有正负数的，而{}你应该知道在veril